頂部金属層を用いるチップ識別

专利摘要:
集積回路（ＩＣ）構造体は、ＩＣ識別情報を含む複数のメモリ・ビットを有する半導体基板、および、その上の、金属層とバイア層とが交番する複数の層を含む。このＩＣ構造体は、金属層の頂部金属層の上に形成された接着パッド層を含む。接着パッド層は、金属層およびバイア層を通って複数のメモリ・ビットのそれぞれ１つに接続された複数のピン、より高い電圧の電源レールに接続された少なくとも１つの第１のパッドおよびより低い電圧の電源レールに接続された少なくとも１つの第２のパッドを含む。接着パッド層は、その中に複数の回路セグメントを有し、複数の回路セグメントのそれぞれが、複数のピンのうちそれぞれ１つを、そのピンに対応するメモリ・ビットの中にＩＣ識別情報をプログラムするために、少なくとも１つの第１のパッドまたは少なくとも１つの第２のパッドのいずれかに接続する。
公开号:JP2011507265A
申请号:JP2010537911
申请日:2007-12-10
公开日:2011-03-03
发明作者:カイザー，リチャード，アール．；チェック，ジョセフ，ジェー．；ハリス，エドワード，ビー．；マンツ，ライル，ケー．，セカンド；レイス，パトリシア，ジェー．
申请人:アギア システムズ インコーポレーテッド；
IPC主号:H01L21-822

专利说明:

[0001] 本発明は、集積回路（ＩＣ）構造体およびＩＣ構造体を作製する方法に関し、より詳細には、与えられた識別および他の製品情報を有するＩＣ構造体に関する。]
背景技術

[0002] 多くの集積回路が、チップの中にプログラムされたチップ機能識別コードを有する。識別コードは、ＩＣ内の個々のピンを、それぞれ「０」または「１」のデータを示すように、ＶＳＳまたはＶＤＤへ選択的に接続することによってチップ回路の中にプログラムされる３２ビット・コードの形式をとることが多い。これらのピンは、チップの中にプログラムされた３２ビット・コードを読み取るようにアクセスすることができる、基板内に形成されたレジスタなどの内部データ回路に接続される。これら従来技術のチップでは、各ビットの設計は、すべての金属レベルに対して接触およびリンクを有する水平のストラップを有する。各ストラップが１つの金属レベルを表し、ここで、ＶＤＤ（高レベル）またはＶＳＳ（低レベル）へビットを設定することにより、リンクを除去したり付加したりすることができる。]
[0003] 図１は、ビット３１からビット０に関する、金属層内のリンクを用いたチップ機能識別レイアウトを有するチップの上面図である。すべての金属層が示されている。図１では、１つのビットに割り当てられた領域に対して、それとしてラベルが付けられている。図２は、図１に示されたビット領域の拡大図である。ＶＳＳおよびＶＤＤのレールには、それとしてラベルが付けられている。図３は、１つのビット領域の断面の表示である。図３は、回路経路（図示せず）によって基板回路（例えばレジスタ）（これも図示せず）へ接続されている金属３に形成されたピンを示す。図３は、金属層およびバイア層の１から７も示す。図３に示される金属リンク１０は、チップＩＤのビットを、ＬＯＷ／ＶＳＳまたはＨＩＧＨ／ＶＤＤのいずれかに設定するために、すなわち、そのビット用のピンをＶＳＳまたはＶＤＤへ選択的に接続するために、特定の金属レベル上に、選択的に設けられる、あるいは設けられない。設計者は、必ず、正確な水平のストラップ内の正確な金属リンクを付加および除去しなければならないので、この設計ではリンク１０を設定するのが複雑である。さらに、チップの新バージョンがリリースされたとき、新規のチップ機能識別コードが新バージョンに割り当てられる。様々な金属接続層内のリンク１０を用いてチップ中にコードがプログラムされるので、コードのプログラム・ビットを変化させるのに必要とされるリンクにおける変更を組み込むために、新規の１つまたは（いくつかの環境では）複数のマスクが必要とされる。このことは、チップ機能における変化が金属／バイア接続層の構造体の変化を必要としないときさえ必要とされる。当業者なら理解するように、これらの金属層マスクはかなり高くつき、１つあたり５０，０００ドル以上を要することが多く、また、設計するのが困難である。] 図１ 図２ 図３
発明が解決しようとする課題

[0004] チップ識別機能コードおよび他の情報をプログラムするための新規のレイアウト構造が望まれている。]
課題を解決するための手段

[0005] 集積回路（ＩＣ）構造体は、複数のメモリ・ビットを有する半導体基板、および、その上の、金属層とバイア層とが交番する複数の層を含む。メモリ・ビットは、ＩＣ識別情報を含む。このＩＣ構造体は、金属層の頂部金属層の上に形成された接着パッド層を含む。接着パッド層は、金属層およびバイア層を通って複数のメモリ・ビットのそれぞれに接続された複数のピンを含む。少なくとも１つの第１のパッドが、より高い電圧の電源レールに接続され、また、少なくとも１つの第２のパッドが、より低い電圧の電源レールに接続される。接着パッド層は、複数の回路セグメントを有し、複数の回路セグメントのそれぞれが、複数のピンのうちそれぞれ１つを、そのピンに対応するメモリ・ビットの中にＩＣ識別情報をプログラムするために、少なくとも１つの第１のパッドまたは少なくとも１つの第２のパッドのいずれかに接続する。]
[0006] 方法も提供される。この方法は、集積回路（ＩＣ）識別情報を含む複数のメモリ・ビットならびにその上に交番する複数の金属層およびバイア層を有する半導体基板を設けるステップと、より高い電圧の電源レールに接続された少なくとも１つの第１のパッドおよびより低い電圧の電源レールに接続された少なくとも１つの第２のパッドを含む接着パッド層を、金属層の頂部金属層の上に形成するステップと、接着パッド層に、金属層およびバイア層を通って複数のメモリ・ビットのそれぞれに接続される複数のピンを形成するステップと、複数の回路セグメントを接着パッド層に形成するステップであって、複数の回路セグメントのそれぞれが、複数のピンのうちそれぞれ１つを、そのピンに対応するメモリ・ビットの中にＩＣ識別情報をプログラムするために、少なくとも１つの第１のパッドまたは少なくとも１つの第２のパッドのいずれかに接続するステップとを含む。]
[0007] 本発明の上記特徴および他の特徴が、添付図面に関連して提供される本発明の好ましい実施形態の以下の詳細な説明から一層よく理解されよう。]
図面の簡単な説明

[0008] 添付図面は、本発明の好ましい実施形態ならびに本開示に関する他の情報を示す。
金属層内のリンクを用いた従来技術のチップ機能識別レイアウトの一部分の上面図である。
図１のレイアウトの一部分の拡大図である。
図１および図２のレイアウトからの１つのビットの断面図である。
本発明による、チップ機能識別情報をプログラムするために頂部接着パッド層を用いるチップの一部分の上面図である。
図４のチップの頂部接着パッド層の一部分の上面図である。
図４の上面図の一部分の拡大図である。
図６の一部分の断面図である。
人間に解読可能な情報がチップの頂部接着パッド層に与えられたチップの一部分の上面図である。] 図１ 図２ 図４ 図６
実施例

[0009] 例示的実施形態のこの説明は、添付図面に関連して読み取られるように意図されており、添付図面は、記載された説明全体の一部分と見なされるべきである。説明において、「下側の」、「上側の」、「水平の」、「垂直の」、「上の」、「下の」、「上方へ」、「下方へ」、「頂部」および「底部」ならびにその派生語（例えば、「水平に」、「下方へ」、「上方へ」など）などの相対語は、そのとき説明されるように、あるいは論じられている図に示されるように、方向に言及するものと解釈されたい。これらの相対語は、説明の便宜上のものであり、装置が特定の方向に構成または作動される必要性はない。「接続された」および「相互に接続された」などの取付け、結合などに関する用語は、明確に別様に説明されていなければ、構造体が、介在する構造体によって、互いに直接的または間接的に固定される、あるいは取り付けられる関係、ならびに可動または剛体の接続機構または関係の両方を指す。]
[0010] 集積回路チップの中にチップ識別情報をプログラムする新規の方法、およびこの方法を適用するためのレイアウトが、図４〜図７に関連して説明される。チップ識別情報のプログラムに関連して説明されているが、本明細書で説明される方法および構造体は、チップの中へ任意の種類の情報をプログラムするのに用いることができることを理解されたい。図４は、背景技術の段落で説明されたような基礎をなす金属の相互接続層ではなく、頂部のアルミニウム（または他の導電材料）の接着パッド層に組み込まれたプログラマブル・リンクの形式でプログラムすることができるチップの上面図である。すべてのマスク層が、図４に示されている。以下で説明するように、頂部接着パッド層内にピンが形成され、高レベルまたは低レベルの電源パッドに選択的に結合されてプログラミングを実行する。図５は、頂部のアルミニウム接着パッド層の上面図を与える。図６は、１ビットに相当する構造体に集中した、図４の一部分の拡大図である。最後に、図７は、チップ回路の中にチップ識別情報をプログラムするための構造体における様々な層を示す、図６のビット領域の断面図である。] 図４ 図５ 図６ 図７ 図８
[0011] チップ設計の精通者なら理解するように、チップは、複数の金属層および層の間の相互接続する金属バイアを含む基板の上に形成された金属化構造体を有する基板を含む。既知の技法を用いて、基板内に回路が形成される。実施形態では、基板は、少なくともチップに電力が供給されている間はメモリ・ビットを保存するための回路を含む。特定の実施形態では、これらのメモリ・ビットは、チップ機能識別情報を保存する。これらのメモリ・ビットは、例えば基板に形成された既知のトランジスタ構造から形成されるレジスタの形式をとることができる。このメモリ構造は、本明細書では「回路」と称されることがあり、様々なビットのデータを設定するためにピンに結合される。次いで、チップからデータを読み取るために、レジスタからこのデータを読み取ることができる。]
[0012] 図４に移って、レイアウト１００は、チップの中に３２ビットのチップ機能識別情報をプログラムするために示されている。個々のメモリ・ビットは、頂部のアルミニウム接着パッド層（図７でＡＰとラベルが付いている）に形成された対応するピンを、ＡＰ層に形成されたＶＤＤパッドまたはＶＳＳパッドのどちらかへ選択的に接続することにより、高レベル（ＶＤＤ）または低レベル（ＶＳＳ）のいずれかにプログラムされる。「ＡＰ」は「接着パッド用アルミニウム」を意味し、ＩＣの最高部の金属である。図５により明確に示されるように、接着パッド層１５０は、ストリップ・パターンで第１のラインに形成され、互いから離隔されたＶＤＤパッド１０２と、第２のラインに形成されて互いから離隔され、第１のラインに対して平行であって第１のラインから離隔されたＶＳＳパッド１０４とを含む。実施形態では、ＶＤＤパッドおよびＶＳＳパッドは、連続的な細長片または示されるような離隔されたパッドであり得る。接着パッド層に個々のピンが形成されるが、図４では、ピンＢ０からＢ４、Ｂ７〜Ｂ８、Ｂ１１〜Ｂ１２、Ｂ１５〜Ｂ１６、Ｂ１９〜Ｂ２０、Ｂ２３〜Ｂ２４、およびＢ２７〜Ｂ３１だけにラベルが付いており、また、図５では、ピンＢ０〜Ｂ５、Ｂ７、およびＢ２８〜Ｂ３１だけにラベルが付いている。また、図５から見られるように、ピンＢ０〜Ｂ３１は、直線状に並んで形成され、ピンＢ０、Ｂ４、Ｂ８、Ｂ１２、Ｂ１６、Ｂ２０、Ｂ２４およびＢ２８の第１の群、ピンＢ１、Ｂ５、Ｂ９、Ｂ１３、Ｂ１７、Ｂ２１、Ｂ２５およびＢ２９の第２の群、ピンＢ２、Ｂ６、Ｂ１０、Ｂ１４、Ｂ１８、Ｂ２２、Ｂ２６およびＢ３０の第３の群、ならびにピンＢ３、Ｂ７、Ｂ１１、Ｂ１５、Ｂ１９、Ｂ２３、Ｂ２７およびＢ３１の第４の群を含む。接着パッド層に、ＶＤＤパッド１０２のラインとＶＤＤパッド１０４のラインとの間に、これらのラインに隣接してピンの各ラインが形成される。] 図４ 図５ 図７
[0013] ＶＤＤパッドまたはＶＳＳパッドに所与のピンを接続するために、所与のピンと、隣接したＶＤＤパッド１０２またはＶＳＳパッド１０４との間に、選択的にリンクが形成される。図５に示されるように、ピンＢ０、Ｂ１、Ｂ３またはＢ３１などのピンを、隣接したそれぞれのＶＳＳパッド１０４に接続するために、リンク１０６が形成される。反対に、ピンＢ２またはＢ４などのピンを、隣接したそれぞれのＶＤＤパッド１０２に接続するために、リンク１０８が形成される。図５の説明が不必要に散らかるのを避けるように、リンク１０６、１０８またはピンＢ０〜Ｂ３１のすべてにラベルが付いているとは限らない。] 図５
[0014] 図６は、図４の一部分を拡大した上面図であり、ビット３をプログラムするための連結構造を示す。図６で見ることができるように、接着パッド層に形成されたピンＢ３は、接着パッド層に形成されたリンク１０６によって、対応するＶＳＳパッド１０４に接続される。リンク１０８は設けられていない。したがって、チップの電源が入ったとき、ピンＢ３はＶＳＳ（すなわち低レベル）に設定される。] 図４ 図６
[0015] 図７は、ビットをプログラムするための連結構造の断面図である。この断面図には、金属層およびバイア層の６、７および８が示されている。高レベルの電源レール（ＶＤＤ）１１２が金属７に設けられ、低レベルの電源レール（ＶＳＳ）１１０も金属７に設けられる。ＶＳＳおよびＶＤＤのレールは、単に説明の目的のために金属７に示されており、これらのレールは、必要に応じて他の金属層に形成され得ることを理解されたい。これらのレールは、接着パッド層（「ＡＰ」とラベルが付いている）に形成されたＶＤＤパッド１０２およびＶＳＳパッド１０４に接続するために、バイア７の層および金属８の層を通って再分配バイア（ＲＶ）層へ接続される。断面に見ることができるように、ＶＳＳパッド１０４は、ＶＳＳパッド１０４とピンＢ３との間に形成されたＡＰリンク１０６介してピンＢ３に接続される。図７は、ピンＢ３を代わりにＶＤＤリンク１０２へ接続することが望まれるなら、ＶＤＤパッド１０２とピンＢ３との間にＡＰリンク１０８が形成されることになるのを、説明の目的だけのために示す。そのような実施形態では、ＡＰリンク１０６が設けられないことになる。ピンＢ３は、ＲＶ、金属８、バイア７、金属７、バイア６を、垂直な直線状に通って金属６に接続される。金属６は、金属化構造体（図示せず）を通る回路経路によって、チップの基板に形成されたメモリ回路（例えばレジストリ回路）に結合される。当業者なら、任意数のやり方で、基板の上に重なる金属層を通して基板への回路経路を設計することができることを理解するであろう。示されるように、ピンＢ３と中間金属レベル（例えば金属６）との間の連結構造は、純粋に垂直である。] 図７
[0016] 前述のように、ビットのＨＩＧＨまたはＬＯＷへの選択的プログラミングは、チップの金属／バイア相互連結層の上に形成された接着パッド層の中で完成される。チップの新バージョン向けなど、３２ビットのチップ機能識別コードを変更する場合、変更する必要があるのは、接着パッド層を形成するのに用いられるマスクだけである。接着パッド層を形成するためのマスクは、一般に、金属層およびバイア層のマスクよりはるかに簡単な、非常に低コストのガラス・マスクである。これらの接着パッド層マスクは、金属層およびバイア層のマスクより、２０倍以上の低コストであることが多く、また設計から設計への変更が非常に簡易である。ＡＰ層マスクは書込みおよび変更の費用対効果が最も大きいマスクであり、したがって、ＡＰ層マスクのリンク（標準入力端を様々な信号電位に接続するために付加または除去することができるマスクの寸法形状）は、設計するのが簡単である。以前の方法では、チップ機能の更新自体は金属／バイアのマスクを変化させることを必要としなくても、それにもかかわらず、チップＩＤ機能コードのプログラミングが、金属／バイア層を介して設定されたリンクを介して選択的に行われる場合、設計者は、少なくとも１つの金属／バイア層を更新する必要があった。このステップは、チップの機能が金属／バイア層への変更によって更新されなかったという事実にもかかわらず、完全に新規マスクの設計および発注を必要とした。本発明では、チップ機能に対する更新が金属／バイア構造体に対する変更を必要としない場合、接着パッド層を形成するのに用いられたマスクの変更が必要とされるのみである。]
[0017] 図８は、２００とラベルの付いた接着パッド（ＡＰ）層の別の部分の上面図である。図８で見ることができるように、ＡＰ層２００は、金属／バイア層の上の接着パッド層に形成された、様々な、人間に読取り可能なフィーチャも含む。人間に読取り可能な文字は、約２２マイクロメートル×３４マイクロメートルのサイズである。これらの文字は、パッド１０２、１０４、ピンＢ０〜Ｂ３１、リンク１０６、１０８を形成するのに用いられるパッド材料（例えばアルミニウム）で形成される。図示の実施形態では、人間に読取り可能な情報は、製品開発番号２３０を示す、第１の人間に読取り可能なパターン、著作権表示２１０を示す、第２の人間に読取り可能なパターン、および／またはマスクワーク登録情報２２０を示す、第３の人間に読取り可能なパターンを含む。この情報のうちのいくつか、もしくはすべて、または他の情報（例えば米国または外国の特許番号、登録商標など）を、必要に応じて、図４〜図７に関連して上記で論じられた接着パッド層内のフィーチャを形成するのに用いられるのと同一のマスクを用いて、接着パッド層に書き込むことができる。従来技術の方法では、この情報は、金属層およびバイア層の複数の層の中に、または基板酸化物層にさえ、任意の回路のチップ空隙の領域に、カリフォルニア州サンノゼ市のＣａｄｅｎｃｅ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ社から入手可能なＶｉｒｔｕｏｓｏ（登録商標）Ｌａｙｏｕｔ Ｔｏｏｌを用いるなどして書込み／形成がなされていた。従来技術のこれらのフィーチャの文字は、図８に示されるものよりはるかに小さくて、例えば約１２マイクロメートル×１７マイクロメートルである。これらのフィーチャ向けに、金属層およびバイア層または基板酸化物層を用いると、情報が変化したとき、これらの層向けの高くつくマスクの更新が必要であった。前述のように、ＡＰ層の中にこの情報を与えることの利点の１つに、人間に読取り可能な情報が変更または更新される場合、必要なのは、それほど高くつかないＡＰ層マスクの更新のみということがある。さらに、文字がより大きく、チップの頂部層のより近傍であると、従来技術の相当物よりＡＰ層の情報が読みやすくなる。さらに、人間に読取り可能な情報のすべてを単一層に書き込むことができ、たった１つのマスクの使用を必要とするのみである。最後に、重要なことには、この設計は相互接続または基板酸化物層の中に一体化されないので、ＡＰ層に書き込まれる情報は、チップの回路および相互接続の上に直接書き込まれることを含んでチップのいかなる場所にも形成され得て、従来技術で用いられるチップのシリコン領域を節約する。] 図４ 図５ 図６ 図８
[0018] 本発明が、例示的実施形態に関して説明されてきたが、本発明は、それらに限定されない。むしろ、添付の特許請求の範囲は、本発明の他の変形形態および実施形態を含むように広義に解釈されるべきであり、これらの形態は、当業者によって、本発明の等価物の目的および範囲から逸脱することなく作製され得る。]

权利要求:

請求項1
集積回路（ＩＣ）識別情報を含む複数のメモリ・ビットとその上に交互にある複数の金属層およびバイア層とを有する半導体基板と、前記金属層の頂部の金属層の上に形成された接着パッド層とを含み、前記接着パッド層は、前記金属層および前記バイア層を通って前記複数のメモリ・ビットのそれぞれ１つに接続された複数のピンと、より高い電圧の電源レールに接続された少なくとも１つの第１のパッドと、より低い電圧の電源レールに接続された少なくとも１つの第２のパッドとを含み、前記接着パッド層が複数の回路セグメントを有し、前記複数の回路セグメントのそれぞれが、前記複数のピンのうちそれぞれ１つを前記少なくとも１つの第１のパッドまたは前記少なくとも１つの第２のパッドのいずれかに接続し、そのピンに対応する前記メモリ・ビットの中に前記ＩＣ識別情報をプログラムする、ＩＣ構造体。
請求項2
前記複数のピンのそれぞれが、前記少なくとも１つの第１のパッドと前記少なくとも１つの第２のパッドとの間に隣接して配置される、請求項１に記載のＩＣ構造体。
請求項3
前記少なくとも１つの第１のパッドが、第１のラインに沿って配置された複数のパッドを含み、前記少なくとも１つの第２のパッドが、前記第１のラインと平行な第２のラインに沿って配置された複数のパッドを含み、前記複数のピンが、前記第１のラインと前記第２のラインとの間でこれらのラインと平行な第３のラインに配置される、請求項２に記載のＩＣ構造体。
請求項4
前記接着パッド層が、前記半導体基板の前記メモリ・ビットの中へ前記ＩＣ識別情報をすべてプログラムするためのピンを有する単一層である、請求項１に記載のＩＣ構造体。
請求項5
前記金属層が回路経路を含み、前記バイア層が、隣接した金属層に形成された回路経路を接続するバイアを含み、前記複数のピンのそれぞれが、複数のバイア層の整列したバイアに結合されて前記ピンと中間金属層との間に直線の垂直経路を形成する、請求項１に記載のＩＣ構造体。
請求項6
前記接着パッド層が、（ｉ）製品開発番号、（ｉｉ）著作権情報、（ｉｉｉ）マスクワーク登録情報、及び（ｉｖ）特許番号、のうちの少なくとも１つを示す、人間に読取り可能なパターンをさらに備える、請求項１に記載のＩＣ構造体。
請求項7
前記金属層が回路経路を含み、前記バイア層が、隣接した金属層に形成された回路経路を接続するバイアを含み、前記接着パッド層が、前記ＩＣ構造体に関する情報を示す、少なくとも１つの人間に読取り可能なパターンをさらに含み、前記人間に読取り可能なパターンが、前記回路経路の上に直接形成される、請求項１に記載のＩＣ構造体。
請求項8
集積回路（ＩＣ）識別情報を含む複数のメモリ・ビットとその上に交互にある複数の金属層およびバイア層を有する半導体基板を設けるステップと、前記金属層の頂部の金属層の上に接着パッド層を形成するステップを含み、前記接着パッド層は、より高い電圧の電源レールに接続された少なくとも１つの第１のパッドと、より低い電圧の電源レールに接続された少なくとも１つの第２のパッドとを含み、さらに、前記接着パッド層に、前記金属層および前記バイア層を通って前記複数のメモリ・ビットのそれぞれ１つに接続される複数のピンを形成するステップと、前記接着パッド層に複数の回路セグメントを形成するステップとを含み、前記複数の回路セグメントのそれぞれが、前記複数のピンのうちそれぞれ１つを前記少なくとも１つの第１のパッドまたは前記少なくとも１つの第２のパッドのいずれかに接続し、そのピンに対応する前記メモリ・ビットの中に前記ＩＣ識別情報をプログラムする、方法。
請求項9
前記複数のピン、前記少なくとも１つの第１のパッド、前記少なくとも１つの第２のパッド、および前記複数の回路セグメントを形成するのに、単一マスクを用いることをさらに含む請求項８に記載の方法。
請求項10
前記金属層が回路経路を含み、前記バイア層が、隣接した金属層に形成された回路経路を接続するバイアを含み、前記方法がさらに、ＩＣ構造体に関する情報を示す、少なくとも１つの人間に読取り可能なパターンを形成するステップをさらに含み、前記人間に読取り可能なパターンが前記回路経路の上に直接形成される、方法。